对真理的最大尊敬就是遵循真理。——爱默生
正文
三、采用VerilogHDL设计复杂数字电路的优点1、传统设计方法--电路原理图输入法
几十年前，当时所做的复杂数字逻辑电路及系统的设计规模比较小也比较简单，其中所用到的FPGA或ASIC设计工作往往只能采用厂家提供的专用电路图输入工具来进行。为了满足设计性能指标，工程师往往需要花好几天或更长的时间进行艰苦的手工布线。工程师还得非常熟悉所选器件的内部结构和外部引线特点，才能达到设计要求。这种低水平的设计方法大大延长了设计周期。
近年来，FPGA和ASIC的设计在规模和复杂度方面不断取得进展，而对逻辑电路及系统的设计的时间要求却越来越短。这些因素促使设计人员采用高水准的设计工具，如：硬件描述语言(VerilogHDL或VHDL)来进行设计。
2、VerilogHDL设计法与传统的电路原理图输入法的比较
如1所述采用电路原理图输入法进行设计，具有设计的周期长，需要专门的设计工具，需手工布线等缺陷。而采用VerilogHDL输入法时，由于VerilogHDL的标准化，可以很容易地把完成的设计移植到不同的厂家的不同的芯片中去，并在不同规模应用时可以较容易地作修改。这不仅是因为用VerilogHDL所完成的设计，它的信号位数是很容易改变的，可以很容易地对它进行修改，来适应不同规模的应用，在仿真验证时，仿真测试矢量还可以用同一种描述语言来完成，而且还因为采用VerilogHDL综合器生成的数字逻辑是一种标准的电子设计互换格式（EDIF）文件，独立于所采用的实现工艺。有关工艺参数的描述可以通过VerilogHDL提供的属性包括进去，然后利用不同厂家的布局布线工具，在不同工艺的芯片上实现。
采用VerilogHDL输入法最大的优点是其与工艺无关性。这使得工程师在功能设计、逻辑验证阶段，可以不必过多考虑门级及工艺实现的具体细节，只需要利用系统设计时对芯片的要求，施加不同的约束条件，即可设计出实际电路。实际上这是利用了计算机的巨大能力在EDA工具的帮助下，把逻辑验证与具体工艺库匹配、布线及时延计算分成不同的阶段来实现从而减轻了人们的繁琐劳动。
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